本文根据Huawei’s τ Chip Was Supposed to Melt整理，主要是反驳了业界关于“3D堆叠芯片必然导致过热”的普遍质疑。华为通过实测即将出货的 Kirin 2026 芯片证明，采用 LogicFolding（逻辑折叠） 技术的 τ 芯片不仅没有过热，反而比前代产品温度更低。尽管晶体管密度提升了55%，但在关键任务上实现了高达66%的功耗降低。主要是因为在芯片中，能量主要消耗在信号的“传输”而非“计算”本身，缩短传输距离即可大幅降温省电。
背景介绍
首先，回顾一下*什么是 τ Scaling Law (韬定律)？由于无法获取EUV光刻机，华为无法继续依赖传统的几何微缩（Moore’s Law）。继而转向从芯片到系统层面进行优化: τ (Tau/Tao) 代表信号在芯片关键路径上的特征延迟。τ Scaling Law 旨在通过每一代技术持续压缩这一时间延迟，从“缩放空间”转向“缩放时间”。它不是单纯的器件技巧，而是涵盖器件、电路、芯片到系统的电子系统定律。
什么是 LogicFolding (逻辑折叠)？从芯片角度看韬定律，就是逻辑折叠：将原本平铺在二维平面上的电路折叠成垂直堆叠的层级，并通过微小的垂直链路连接。在不缩小晶体管尺寸的前提下，通过缩短信号传输距离来获得更快的速度和更低的功耗。简单类比，就像通勤一样，大部分能量消耗在路上（传输），而不是在办公桌前工作（计算）。折叠就是缩短通勤距离。
LogicFolding 的实现依赖于先进的3D混合键合工艺，这更像是一种“焊接”而非传统封装：工艺上是两片晶圆对准、加压并退火，形成共价键和铜-铜融合，实现单一体积内的垂直互连。垂直连接的密度决定了折叠是否有效。若间距过大，信号需绕行，反而增加RC延迟。
- 设计指标:
- 典型逻辑顶层金属间距：720 nm
- 当前有效折叠间距：1.5 μm (良好), 1 μm (更佳)
- 理想目标：720 nm (直接对接顶层金属)
- 未来展望：480 nm (连接更低金属层，提升设计自由度)
实测数据 (Kirin 2026)
针对“堆叠即过热”的质疑，真实硅测试给出了相反结论： | 指标 | 表现 | 备注 | | :— | :— | :— | | 热性能 | 优于前代 | 推翻了3D集成必然过热的假设 | | 晶体管密度 | +55% / mm² | 单位面积集成度显著提升 | | 功耗 | -66% | 部分关键任务功耗大幅降低 |
针对NPU,GPU, CPU, DSP的详细数据比较如下：
同性能模式 (Iso-Performance)
在同性能模式 (Iso-Performance)下，Kirin 2026 各模块被限制在与前代 Kirin9030 Pro 相同的输出水平，以验证纯粹的架构能效增益。
| 模块 | 性能基准 | 关键参数变化 | 功耗降幅 | 功率密度变化 | 备注 |
|---|---|---|---|---|---|
| NPU | 29 TOPS | 频率 63% 电压 0.85V → 0.55V |
** 66%** | ** 73%** | 收益最大。最密集/最热模块反而降温最多，直接驳斥“堆叠必过热”论。 |
| GPU | 61 FPS | 电压 200 mV | ** 58%** | (显著下降) | 收益仅次于 NPU，验证高数据吞吐模块受益明显。 |
| CPU | HNX 基准分持平 | 频率 9% 电压 200 mV |
** 41%** | ( modest saving ) | 性能核心获益显著，但功率密度节省是热点模块中最温和的。 |
| DSP | 工作量相同 | 面积 40% | 25% | 24% | 唯一例外。面积收缩速度快于功耗下降速度，导致单位面积热流密度上升。 |
LogicFolding 的功耗收益并非均匀分布，而是与模块的数据并行度和互连密度强相关。折叠技术赋予了系统前所未有的“控制旋钮”——同一硬件既可在同性能下极致省电，也可在满血模式下刷新性能纪录。模块的数据并行度越高、对带宽需求越大（即“通勤”距离越长），LogicFolding 通过缩短垂直互连带来的回报就越高。NPU/GPU 属于此类，故收益巨大。 LogicFolding 将电路分为三类，采取不同优化策略：
| 电路类型 | 特征 | 代表模块 | 折叠收益机制 | | :———————— | :————- | :—————- | :—————————— | | 真正串行 (Truly Serial) | 需峰值频率/电压，无法并行化 | CPU 大核 (Big Core) | 仅获线性收益 (C↓)。需精细设计，难度大。 | | 可并行化 (Parallelizable) | 宽位宽、数据密集、多副本运行 | NPU, GPU, DSP | 获线性+二次方收益 (C↓ + V²↓)。收益最大区。 | | 混合型 (In-between) | 部分串行部分并行 | 各类控制器 | 介于两者之间。 | | | | | |
满血模式 (Turbo / Full Throttle) 性能
而当解除功耗限制全力运行时，折叠芯片展现了平面芯片无法企及的性能上限：
| 模块 | 满血性能表现 | 相对前代提升 | 功率密度状态 |
|---|---|---|---|
| NPU | 70 TOPS | ** 141%** | 高于平面版 |
| GPU | 帧率大幅提升 | 42% | 高于平面版 |
| CPU | HNX 分数提升 | 18% | 高于平面版 |
DSP模块
DSP 模块揭示了一个重要的物理权衡，
- 第一代折叠 (Kirin 2026) 的功耗降低 25%，但功率密度上升 24%。主要原因是折叠使 DSP 面积缩小了 40%。分母（面积）缩小的速度快于分子（功耗）下降的速度。而对于散热而言，功率密度（W/mm²） 比绝对功耗更关键。
- 第二代折叠 (Kirin 2027) 的解决方案实测数据显示功率密度低于平面原版，且功耗下降 47%。说明 “Density, in other words, is a design output, not a fate.” （密度是设计出来的结果，而不是注定的命运）。工程师可以通过调整折叠策略来平衡面积与热流密度。
系统的“控制旋钮” (The Control Dial)
这是 LogicFolding 带来的范式转变：
- 平面芯片：性能与功耗强耦合，选择有限。
- 折叠芯片：同一硬件模块拥有两种极端形态。
- Miser (吝啬鬼模式)：在同性能下极度省电、低温。
- Record-setter (破纪录模式)：在可接受的热预算内榨取极限性能。 系统调度器可以根据场景（如待机 vs 游戏）动态切换，这是平面架构从未拥有的灵活性。
设计消除热点
对于“3D 堆叠导致热量集中”的质疑，重新定义了热管理的核心指标。
首先纠正错误的度量衡，一般普遍采用总发热量 (Watts)这个错误指标。而实际应该使用热密度 (Heat Density) 和 结温 (Junction Temperature)。 - 芯片失效不是因为消耗了多少瓦，而是因为局部晶体管结温超过了 operating limit。 - 所有值得讨论的热问题，归根结底都是结温问题。
控制结温的两大机制
控制结温主要有两种机制:
- 机制一：源头降低热密度
- Iso-performance 下总功耗 genuine drop。
- 功耗分布在多个有源硅层，而非单一平面 $\rightarrow$ 降低 Watts-per-cubic-millimeter (体积热密度)。
- 体积热密度直接决定结温上限。
- 机制二：剩余热量的主动管理
- 水平扩散：折叠缩小了 NPU 等热点模块 footprint $\rightarrow$ 留出空间让热量在水平方向 spread out $\rightarrow$ 消除局部 hotspot $\rightarrow$ 降低结温。
- 垂直梯度预算：底层比顶层高几度是 design parameter。将最热模块放置在 heat escape 最容易的位置。
- 交错布局 (Interleaving)：EDA 工具主动将 hot logic 和 cool logic 在不同 tier 间交错放置 $\rightarrow$ 防止热点直接垂直堆叠 (stacking directly atop one another)。
Kirin 2026 采用了保守策略
- 选择性折叠：仅对 critical paths 应用折叠，而非盲目堆叠一切。
- 热感知布局 (Thermal-aware placement)：结合上述机制，确保结温始终保持在 safe window 内。